ЗАНЯТИЕ № 4. Схемные логические элементы

4.1 Функциональные узлы комбинационного типа

Мультиплексоры

Мультиплексор — функциональный узел для передачи инфор­мации с одного из нескольких входов на один выход в соответствии с управляющим адресным кодом. Мультиплексор имеет один выход и две группы входов: информационные и адресные. Функциональный эквивалент мультиплексора — многопозиционный переключатель с 2ⁿ входными неподвижными контактами и одним связанным с выходом подвижным контактом, положение которого определяется n-разряд­ным адресным кодом А = а₁а₀ (рис. 108). Работа мультиплексора опи­сывается мультиплексной формулой

где тi — минтерм управляющих перемен­ных. Таким образом, адресный код указы-вает номер информационного входа, сигнал с которого передается на выход. В основном поле условного гра­фического обозначения (УГО) мультиплексора указываются буквы MUX, MXилиMS.

Демультиплексоры и дешифраторы

Демультиплексор — функциональный узел для передачи ин­формации с одного входа на один из нескольких выходов в соответ­ствии с управляющим адресным кодом. Работа демультиплексора описывается выражением

Y = xm_i

Демультиплексор решает задачу, обратную задаче мультиплек­сора. Логическая структура демультиплексора «1 ® 8» (рис. 109),

Дешифратор обозначается в основном поле УГО буквами DC (Decoder). Входы отмечаются цифрами, отражающими их двоичный вес, а выходы — номерами входных комбинаций, при которых они возбуждаются.

Шифраторы

Шифратор выполняет операцию, обратную по отношению к операции дешифратора, и преобразует унитарный код «1 из N» в двоичный код. При возбуждении одного из входов ши-фратора на его выходах формируется двоичное слово, отображающее номер возбужденной це-пи (под возбуждением понимается наличие еди-ницы на данном входе). Полный двоичный ши-фратор имеет 2n входов и п выходов. Одно из основных применений шифратора — ввод данных с клавиатуры. Из табли цы истинности шифратора

(табл. 2) непосредственно следуют функции его выходов. которые приводят к следующей логической структуре двоичного дешифратора (рис. 110).

Приоритетные шифраторы применяются для ранжирования (сортировка) запросов на использование общего вычисли-тельного ресурса, а также для нормализации чисел с плавающей запятой.

3.1 Применение мультиплексоров и дешифраторов

Мультиплексоры могут применяться:

• для сбора информации от разных источников, которые подключаются к разным информационным входам, мультиплек­сора, адресное слово на котором задается вручную или автома­тически. На выходе мультиплексора оказываются сигналы от того источника, порядковый номер которого равен двоичному значению адресного кода;
• преобразования кода из параллельной комбинации нулей и еди­ниц на информационных входах в последовательный код на вы­ходе мультиплексора. Для этого адресный код мультиплексора, последовательно изменяют с помощью счетчика тактовых им­пульсов, имеющего модуль счета, равный числу информацион­ных входов мультиплексора. В соответствии с адресом мульти­плексор последовательно передает на выход двоичные символы с соответствующих информационных входов. Обратное преоб­разование последовательного кода в параллельный можно осу­ществить с помощью демультиплексора. С этой целью по тактам поступления разрядов последовательного кода изменяют адрес демультиплексора, который за счет этого распределяет разряды кода по группе выходов. Состояния выходов запоминают для последующей передачи в шину данных;
• хранения информации, не изменяющейся во времени. Мульти­плексор в данном применении используется в качестве постоян­ного запоминающего устройства (ПЗУ) емкостью 2ⁿ х 1 бит, ин­формация в который вводится путем подключения информаци­онных входов к шинам «1» и «0». Выдача информации из вы­бранной ячейки памяти выполняется сразу же после подачи ад­реса, ячейки на адресные входы мультиплексора. Такое ПЗУ очень просто перепрограммировать, изменяя порядок подклю­чения информационных входов;
• воспроизведения произвольных логических функций п аргумен­тов — по существу, то же самое ПЗУ. Порядок, подключения вхо­дов мультиплексора к шинам логических «0» и «1» (рис. 111) в этом случае осуществляется по таблице истинности. Аргументы x_n-1,   ,x₀ подаются на адресные входы мультиплексора. Каждому адресу ставится в соответствие значение функции путем под­ключением выбираемого информационного входа к шине «0» или «1». В качестве примера на рис. 111 приведена схема вос­произведения операции ИСКЛЮЧАЮЩЕЕ ИЛИ.

Существует также способ реализации логической функции (п + 1)-го аргу-мента на мультиплексоре с п адресными входами за счет переноса одного из аргументов в число информационных сигналов. Пусть имеется таб-лица истинности для функции F трех аргументов x2, x1, х0 (рис. 112). Расчленив мыс­ленно таблицу на группы по две строки в каждой, заметим, что в группе х2 и х1 неиз­менны, а х0 может быть рав­ным 0 и 1. Выходной сигнал F мультиплексора для каждой группы может принимать одно из четырех значений: 1, 0, х0 или . Если х2 и х1 подать на адресные входы, а информационные входы под¬ключать либо к шинам логических «0» или «1», либо подавать на них х0 или , то схема будет реализовывать заданную функцию. Этот метод годится и для большего числа аргументов.

Для воспроизведения произвольных логических функций можно использовать и двоичный дешифратор. Действительно, на вы­ходах дешифратора вырабатываются все конъюнктивные термы, кото­рые только можно составить из данного числа аргументов. Логическая функция в СДНФ (без минимизации) представляет собой дизъюнкцию некоторого числа таких термов. Собирая нужные термы с помощью вентиля ИЛИ, можно получить любую функцию данных аргументов. Для реализации функции на дешифраторе необходимо предва­рительно перевести ее в форму СДНФ, что выполняется умножением каждой неполной конъюнкции на

где х_i — отсутствующий в конъюнкции аргумент. Рассмотрим для примера воспроизведение двух функций y₁, y₂ трех аргументов x₁, x₂, х₃,:

Преобра­зуем функции в СДНФ:

Полученные выражения позволяют непосредственно перейти к схеме (рис. 113), в которой учтено, что конъюнкция

4.2 Арифметические узлы

Компараторы

Компаратор, или устройство сравнения двоичных чисел (A и В), — функциональный узел для определения отношения между двумя двоичными словами. Основными соотношениями считаются «равно» F_A=B и «больше» F_А>B. Другие соотношения можно получить с помо­щью основных:

Операции сравнения используются как логические условия в микропроцессорах, а также устройствах контроля ЭВМ.

Сравнение на «равно» осуществляется путем поразрядного со­поставления двух кодов

Признак разрядного равенства r_i,- получает значение 1, если значе­ния символов в данном разряде a_i и b_i обоих слов совпадают:

Равенство двух многораз­рядных чисел имеет место, если совпадают значения всех их разря­дов:

Схема весьма просто реализуется на логических элементах ИСКЛЮЧАЮЩЕЕ ИЛИ (рис. 114).

Для одноразрядных слов а и b функция срав-нения на «больше» Fa>b определяется таблицей, из ко-торой следует выражение . Функцию FA>Bдля двухразрядных слов определим так:

• если в старшем разряде числа А а1 = 1, а в старшем разряде числа В b1 = 0, то независимо от младших разрядов А> В и FA>B= 1;
• если старшие разряды одинаковы (r₁, = 1), то надо перейти к ана­лизу младших разрядов, рассуждая так же, как и ранее (F_A>B= 1 при а₀= 1, b₀= 0).

Следовательно,

где r₁— признак равенства а₁ и b₁

Распространяя рассуждение на многоразрядные слова, можно записать

Так как обычно устройство сравнения на «больше» — часть компаратора, выполняющего и поразрядное сравнение на «равно», то при построении данной схемы r_i можно рассматривать как уже сфор­мированные. Тогда структура узла получится такой, как показано на рис. 115. Дополнительные входы компаратора на УГО служат для наращивания разрядности. Если рассматривать устройство сравнения на «больше» как самостоятельное (нет готовых значений r_i ), то можно упростить устройство, заметив, что r_i — является, по существу, усло­вием перехода к анализу младших разрядов (i-1). Это условие является строгим и означает «перейти к сравнению младших разрядов, если в данном разряде имеется равенство». Но можно использовать и нестро­гое условие «перейти к сравнению младших разрядов, если a_i в данном разряде не меньше b_i», которое записывается как

Таким образом

Функция d_i в отличие от r_i, перекрывает случай а_i > bi который сразу же дает F_A>B, и остальные шаги сравнения уже не важны. При таком подходе структуру узла можно усовершенствовать после преоб­разования формулы к базису И-НЕ:

Логическая структура компаратора, соответствующая данной формуле, представлена на рис. 116. Компараторы выпускаются как самостоятельные (обычно четырехразрядные) устройства, а также входят как составная часть в микросхемы арифметико-логических устройств. Для наращивания разрядности компаратора микросхемы соединяют последовательно с использованием выходов и входов
А = В, А > В, А< В

4.3 Сумматоры

Классификация сумматоров

К арифметическим операциям в ЭВМ относят действия с парой двоичных чисел: сложение, вычитание, умножение, деление. Перемен-ным в арифметических устройствах приписываются уже не логичес-кие, а арифметические значения. Слова называются операндами. Од-нако для описания работы таких устройств также применяются логи-ческие методы с использованием таблицы истинности.

Важнейшая из арифметических операций – суммирование, так как суммирование используется и при выполнении остальных опера-ций: вычитание может рассматриваться как сложение с отрицатель-ным числом, когда операнды представлены в дополнительном коде; умножение и деление — как последовательности операций сложения и вычитания. Поэтому сначала подробно остановимся на сумматорах.

Сумматор — функциональный узел, выполняющий операцию .сложения двух двоичных чисел.

По числу входов различают: полусумматоры, одноразрядные сумматоры, многоразрядные сумматоры.

Многоразрядные сумматоры могут быть последовательными, в которых суммирование производится поразрядно, и параллельными, где суммирование производится по всем разрядам одновременно.

По способу организации межразрядных переносов парал­лельные сумматоры делятся на следующие:

1. с последовательным переносом;
2. параллельным переносом;
3. групповой структурой. В таких сумматорах разрядная сетка разде­лена на группы, обрабатываемые набором разрядных схем, при­чем в каждой группе организуется свой вид переноса. В наимено­вании сумматора с групповым переносом, например «сумматор с параллельно-последовательным переносом», указывается сначала вид переноса в группе, а затем между группами.

По наличию памяти различают комбинационные и накапли­вающие сумматоры. Накапливающие сумматоры имеют память, в ко­торой аккумулируется результат путем добавления очередного слага­емого.

По способу тактирования различают синхронные и асин­хронные сумматоры. В синхронных сумматорах на выполнение сло­жения отводится постоянное время, а в асинхронных — вырабатывается признак завершения операции.

В зависимости от системы счисления различают двоичные, двоично-десятичные и другие сумматоры.

Одноразрядные сумматоры

Полусумматор является простейшим суммирующем устрой­ством и называется так потому, что при суммировании не учитывает переноса из младшего разряда. Полусумматор годится для построения только первого разряда полного сумматора. Обозначается он буквами HS (Half Sum).

Из таблицы истинности (рис. 117) можно непосредственно за¬писать выражения для суммы pi и переноса gi

Параллельные сумматоры и виды переноса
В параллельном сумматоре с последовательным переносом (рис. 119) слагаемые А и В подаются параллельно во все разряды сум¬матора. Сразу же в каждом разряде образуются предварительные суммы si, не учитывающие переносов из младших разрядов. После по¬явления и распространения переносов суммы приобретают свои окон¬чательные значения.

Последовательный и накапливающий сумматоры

Последовательный и накапливающий сумматоры относятся к последовательностным узлам, поскольку обладают памятью и рабо­тают по тактам. Они находят применение главным образом в устрой­ствах автоматики, где не требуется высокого быстродействия.

Последовательный сумматор осуществляет сложение последо­вательно разряд за разрядом, начиная с младшего разряда. Образую­щийся сигнал переноса задерживается на такт и добавляется к резуль­тату суммирования старших разрядов в следующем такте. Устройство состоит из единственного одноразрядного сумматора, n-разрядных сдвигающих регистров слагаемых А и В и суммы S, а также D-триг­гера задержки переноса (рис. 121,а).

Работа устройства осуществляется по тактам, которые задаются синхросигналом С с периодом Т_C. В каждом такте образуется раз­ряд­ная сумма s_i и перенос с_i, который задерживается на один такт, а затем подается на вход сумматора одновременно со следующими раз­рядами операндов. Процесс продолжается до формирования оконча­тельного результата, который появится через птактов, то есть время суммиро­вания составляет

T_S=nT_C

котором одним из операндов (В) служит значение накопленной суммы S. Перед началом работы регистр в сумматоре обнуляют сигналом сброса R, поэтому в первом такте работы в регистр записывается входное число А. В каждом такте в регистр записывается новое значе¬ние суммы S := S + А, которое участвует в образовании суммы в сле¬дующем такте. Время суммирования занимает один тактовый период, который должен с запасом перекрывать общее время задержки в па¬раллельном сумматоре и время записи результата в регистр:
TC>TS+ tRG.

4.4 Функциональные узлы последовательного типа

Последовательностной схемой называют цифровое устрой­ство, логические состояния выходов которого в данный момент вре­мени зависят не только от текущей комбинации логических сигналов на входах, но и от состояния, которое устройство имело к моменту поступления данной комбинации входных сигналов. Последователь­ностные схемы содержат элементы памяти и поэтому называются также автоматами с памятью. Такое устройство преобразует после­довательность входных наборов переменных в последовательность наборов выходных переменных, что и объясняет термин последова­тельностная схема.

В каноническом представлении последовательностный узел можно составить из комбинационной (КС) и запоминающей ступеней. КС преобразует комбинацию п аргументов Х,…Х_п в комбинацию т выходных функций Y₁..Y_m с учетом к внутренних переменных узла.

В зависимости от принципа действия запоминающей ступени последовательностный узел может быть синхронным и асинхронным (рис. 122).

В синхронном узле запоми-нающая ступень выполняется на тактируемом регистре, запись ин¬формации в который осуществляется периодически в моменты по-ступления тактовых импульсов С. В асинхронном узле роль элемен¬тов памяти играют элементы задержки, через которые выходные состояния отдельных выходов КС передаются на отдельные ее входы, где появляются одновременно с новыми состояниями входных пере¬менных узла Хi.
Принципиально в асинхронных узлах может быть достигнуто более высокое быстродействие, однако их практическое применение сдерживается нестабильностью элементов задержки, чреватой дина¬мическими рисками и возможными ошибками. В синхронных узлах процесс обработки информации упорядочен, поскольку в течение так-тового периода распространение сигналов возможно лишь в строго определенных цепях. Благодаря этому в синхронных автоматах каж¬дое состояние устойчиво — переход устройства в новое состояние воз¬можен лишь по завершении переходных процессов в КС. По этой при¬чине в современных цифровых устройствах практическое распростра-нение получили синхронные последовательностные узлы.
Некоторые последовательностные узлы не имеют информаци¬онных входов и под действием тактовых сигналов переходят из одного состояния в другое по алгоритму, определяемому логической структу¬рой узла.
Триггеры
Триггером называют элементарный автомат с двумя устойчи¬выми состояниями выхода, которым можно приписать значения «0» и «1», рассматривая триггер как элемент хранения бита информации. Триггер включает элемент памяти (ЭП) и комбинационную схему управления (КС), преобразующую множество входных переменных (Х1 … Хn„) и внутреннее состояние ЭП в функции возбуждение ЭП φ и ψ (рис.123). Работа триггера описывается таблицей состоя-ний или характеристическим уравнением, показывающими связь состояний триггера в смежные моменты времени до и после изменения входных пере- менных. Для иллюстрации работы триггера удобно использовать временные диаграммы сигналов на входах и выходе. Как правило, ЭП в структуре триггера имеет два взаимно инверсных выхода (Q- Quit и ).

Классификация триггеров

Триггеры классифицируются по способу записи информации и логике функционирования (рис. 124). По способу записи информации различают асинхронные и синхронные триггеры. В асинхронных триг­герах переход в новое состояние происходит в результате изменения входных информационных сигналов. В синхронных триггерах переход в новое состояние возможен, только в момент поступления тактового импульса, в них предусмотрен специальный тактовый (синхронизиру­ющий) вход С (Clock).

В двухступенчатом триггере имеются две ступени памяти, по одному уровню синхросигнала происходит запись информации в первую (ведущую) ступень, по другому уровню синхросигнала осу¬ществляется перепись информации из первой ступени во вторую (ве¬домую). Такие триггеры называются еще триггерами MS (Master — Slave), режим автогенерации в них исключен. В основном поле обо¬значения двухступенчатого триггера указываются две буквы ТТ.
Логика функционирования триггера определяется его назначе¬нием и может быть самой разнообразной. К стандартным триггерам, широко применяющимся в цифровой схемотехнике, относятся триг¬геры типов RS, D,T и JK.
Асинхронный RS-триггер имеет два информационных входа: R (Reset) и S (Set). При поступлении сигнала S триггер устанавлива¬ется в состояние логической «1», а при поступлении сигнала R сбра¬сывается в состояние логического «0». В отсутствие сигналов состоя¬ние триггера не изменяется — он хранит информацию. Одновремен¬ная подача обоих входных сигналов не допускается (рис. 126).

Для расширения функциональных возможностей синхронные триггеры могут также иметь входы асинхронного сброса и установки.
Регистры
Регистр — последовательностный функциональный узел, пред¬ставляющий собой упорядоченную совокупность элементов памяти и служащий для приема, хранения и выдачи двоичной информации. Элементом памяти регистра служит триггер, преимущественно D — типа. Кроме триггера, в разрядную схему регистра обычно включа-ются логические элементы для управления им.
Основным классификационным признаком регистра является способ приема и выдачи информации. По этому признаку различают регистры:
• параллельные (статические),
• последовательные (сдвигающие),
• последовательно-параллельные.
В параллельных, регистрах прием и выдача слов производится по всем разрядам одновременно. Основное назначение — хранение слов и поразрядные логические операции.
В последовательных регистрах слова принимаются и выдаются разряд за разрядом. Такие регистры называют сдвигающими, так как с каждым тактом слово перемещается в разрядной сетке. Различают не¬реверсивные и реверсивные сдвигающие регистры.
Последовательно-параллельные регистры имеют входы для па¬раллельной и последовательной записи1 слов и могут выдавать ин¬формацию как со всех разрядов одновременно, так и поразрядно.

Параллельные регистры

Параллельные регистры состоят из разрядных схем, не связан­ных между собой. Пример однофазного параллельного регистра на триггерах типа RS представлен на рис. 131,а. Каждый разряд регистра, кроме триггера, включает вентиль И-НЕ, один вход которого служит информационным входом D_j данного разряда регистра, объединенные вторые входы всех вентилей являются входом разрешения записи W (Write).

Запись слова в регистр выполняется за два такта:

• в первом такте все триггеры обнуляются общим сигналом сброса R;
• во втором такте подается сигнал W, разрешающий установку триггеров в тех разрядах, на входы которых поступил уро­вень логической единицы.

Параллельный регистр, построенный на D -триггерах (рис. 131,б), удобнее в управлении, так как запись, информации в него осу­ществляется тактовым сигналом без предварительного обнулена

Сдвигающие регистры

В отличие от параллельных регистров в сдвигающих (последо­вательных) регистрах разрядные схемы связаны друг с другом и обра­зуют как бы последовательную цепочку потактного перемещения ин­формации вдоль этой цепочки. Для построения однофазного сдвига­ющего регистра используются, как правило, синхронные D-триггеры. В сдвигающих регистрах с двухфазным представлением бита приме­няются синхронные триггеры с двумя информационными входами JK и RS типов. Различают регистры сдвига вправо, регистры сдвига влево и реверсивные сдвигающие регистры, направление сдвига информа­ции в которых можно изменять.

Регистр сдвига вправо состоит из последовательной цепи ди­намических D-триггеров, в которой выход триггера данного разряда соединен с входом триггера в следующем разряде (рис. 133).

Прием и выдача информации производится регистром в после¬довательной форме разряд за разрядом, однако схему можно снабдить дополнительными входами для параллельной записи информации, как это делается в параллельных регистрах. Быстродействие регистра оце¬нивается временем его перехода в новое состояние и определяется временем переключения применяемых триггеров.
На рис. 134 представлены распространенные модификации сдвигающих регистров. В двухфазном регистре сдвига на JK-тригге¬рах (рис. 134,а) для передачи информации от разряда к разряду ис¬пользуется пара проводов, по которым передаются бит и его инверсия с обоих выходов триггеров. Для однофазного приема информации триггер первого разряда регистра снабжен инвертором, с помощью которого JK-триггер преобразован в D-триггер.

Очевидно, что в сдвигающих регистрах нельзя применять од¬ноступенчатые триггеры, управляемые уровнями, так как в течение действия тактового сигнала схема окажется «прозрачной» и будет происходить безостановочное продвижение информации со скоро-стью, определяемой только быстродействием триггеров. По этой при¬чине в сдвигающих регистрах используются двухступенчатые и дина¬мические триггеры.
При использовании быстродействующих триггеров с динами¬ческим управлением возникает опасность сбоев из-за соизмеримости времени переключения триггера с временем задержки сигнала в линии связи. Для решения проблемы цепь обхода тактовым сигналом разря¬дов регистра сдвига — выполняется в направлении, обратном продви¬жению информации. При этом данный разряд регистра успевает вос¬принять прежнюю информацию из смежного триггера до его пере¬ключения